Dans le plus grand secret, Google est en train de remplacer le moteur de ses gigantesques infrastructures. Le géant du web bascule des dizaines de milliers de ses applications internes vers l’architecture ARM, un mouvement audacieux qui pourrait bien donner un coup de vieux à l’hégémonie du x86.
Ca m’étonne que Google n’ai pas fait le pari d’investir massivement dans l’amélioration de RISK-V pour son côté opensource et qui leur couterait à terme bien moins cher que chez ARM qui ont des conditions particulières bananières pour leurs clients.
Ils ont bien fait le pari du noyau linux pour Android et ca a plutot bien fonctionné.
peut être parce qu’entre un architecture optimisée aux petits oignon (ARM), ayant tous les outils prêt à l’emploi, et une architecture certes en open source mais beaucoup (trop) de chose ne sont pas prêtes, la question elle était vite répondu, nan?
rien que le fait que les compilateurs (GCC, LLVM, …) soit bien moins optimisé pour RISC-V (avec un C, par un K, pour Reduced Instruction Set Computer) est déjà un frein énorme!
alors oui ils auraient pu œuvrer pour améliorer ça… en plus de tout le reste! et je ne suis pas certains que le montant à attribuer à ça ne soit pas plus élevée que celle liée aux licences Arm…
De plus, il y a je pense un énorme malentendu sur le fait que Open Source ne veut pas dire gratuit! Par exemple Alibaba a dépensé des centaines de millions pour développer son processeur RISC-V.
Après il n’est pas dit que cette technologie des processeurs à jeu d’instruction réduit ne perce pas à terme, pour des raison géopolitique (que ce soit pour la chine ou l’Europe), elle dominera surement l’IoT de part son aspect open source et son faible cout, mais il y a fort à parier que de part sa conception, et donc de par la fragmentation qu’elle induit, cette technologie ne sera possiblement jamais utilisée de faction mainstream!
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C’est déjà le cas. Les RISC-V ne sont pas les seuls CPU à jeu d’instruction réduit : les ARM et les Power sont aussi des CPU de type RISC (et d’autres, plus rares/abandonnées, comme les SPARC).
Du moins pour ce qui est de leur ISA (mais c’est bien l’ISA qui fait qu’un CPU est considéré comme un RISC ou un CISC, pas son fonctionnement interne), car en interne, le fait est que pour atteindre les performances actuelles des puces ARM haut de gamme, il faut s’éloigner des concepts de base d’un CPU RISC : traduction des instructions en µops, exécution out-of-order, fusion de µops… Tout ça on le retrouve aussi bien dans les CPU RISC hautes performances d’aujourd’hui (ARM, Power) que dans les CPU CISC.
Au point qu’en pratique, il n’y a en fait plus de réelle différence en interne entre un RISC et un CISC, il n’y a quasiment que l’étage de décodage des instructions qui reste sensiblement différent (car plus complexe sur un CISC, du fait du plus grand nombre d’instructions, mais aussi et surtout, des modes d’adressage plus nombreux et plus complexes).
On pourrait presque dire qu’en fait c’est le VLIW qui a gagné, et que tous les CPU actuels sont des CPU VLIW (ils s’en approchent vraiment beaucoup) exposant simplement en externe une ISA CISC ou RISC.
Si je comprend - et partage - ton point de vue, il n’est pas à propos. En effet, je réponds à un utilisateur qui parle de l’architecture RISC-V, c’est donc bien de l’architecture RISC-V dont je parle même si, une fois, j’ai oublié le -V (ce que j’ai corrigé depuis).
Et pour le coup, les compilateurs sont REELEMENT moins optimisé pour RISC-V que pour ARM! (et je ne parle pas des POWER qui - bien qu’ultra mature -reste une architecture « de niche » et encore moins des SPARC tombé en désuétude)